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本书从硬件电路的角度介绍了可编程逻辑器件的基本原理和用于开发应用的VHDL语言。结合数字逻辑电路的基础知识，由浅入深地联系具体器件介绍了简单可编程逻辑器件、复杂可编程逻辑器件和现场可编程门阵列的结构原理，重点讲解了现场可编程门阵列中的逻辑块设计原理、可编程开关的设计原理，以及不同逻辑功能的编程实现方法。结合具体的电路实例，讲述了VHDL中的基本概念和编程语法。全书体现了VHDL语言作为并行语言在电路设计中的模块化、层次化、“各尽其责、相互独立”的设计思想，是引导有志于学习可编程逻辑器件设计与开发设计的学生和技术人员的一本值得推荐的入门教材和学习手册。

内容简介

本书由浅入深、循序渐进地介绍可编程逻辑器件的基本原理、内部结构和设计方法，系统地介绍了用于CPLD/FPGA开发的VHDL语言。对于可编程器件的基本原理，首先从基本逻辑门出发，讲述控制逻辑函数表达式的设计与分解，然后详细介绍SPLD(包括PLA和PAL)、CPLD和FPGA的组成原理及其区别。对于VHDL语言，则先从VHDL基本元素、基本语法、描述模型开始，依次讲解并行语句、顺序语句、元件、库和包、有限状态机等，并配有丰富的实例，有助于学习者对概念的理解和用法的掌握。本书适合于学习芯片设计的理工科学生和VHDL初学者，可作为高等学校电子类专业的选修教材或有志于研发数字集成电路芯片的工程技术人员的参考书。

目　　录

目录
第1章绪论/1
1.1可编程逻辑器件与数字电路设计/1
1.2可编程逻辑器件的发展/2
1.3可编程逻辑器件设计/7
1.3.1电子设计自动化/7
1.3.2电子设计自动化的发展/8
1.3.3EDA工具的主要特征/9
1.3.4有代表性的EDA软件/11
1.3.5设计方法/13
1.3.6设计流程/14
思考题/17第2章数字逻辑/18
2.1基本逻辑门及其运算/18
2.2基本扩展逻辑门/19

目录 
第1章绪论/1
1.1可编程逻辑器件与数字电路设计/1
1.2可编程逻辑器件的发展/2
1.3可编程逻辑器件设计/7
1.3.1电子设计自动化/7
1.3.2电子设计自动化的发展/8
1.3.3EDA工具的主要特征/9
1.3.4有代表性的EDA软件/11
1.3.5设计方法/13
1.3.6设计流程/14
思考题/17第2章数字逻辑/18
2.1基本逻辑门及其运算/18
2.2基本扩展逻辑门/19
2.3逻辑门的扩展/20
2.4基本逻辑门的实现/23
2.4.1MOS管/23
2.4.2非门的CMOS实现/25
2.4.3基本与非门的实现/25
2.4.4基本或非门的实现/26
2.4.5逻辑函数表达式的CMOS实现/26
思考题/28第3章可编程逻辑器件原理/29
3.1简单可编程逻辑器件/29
3.1.1可编程逻辑阵列/29
3.1.2可编程阵列逻辑/30
3.2复杂可编程逻辑器件/32
3.2.1Altera MAX系列CPLD/333.2.2AMD
MACH系列CPLD/34
3.2.3Lattice pLSI和ispLSI系列CPLD/35
3.2.4Xilinx XC 7000系列CPLD/36
3.2.5Altera FlashLogic/36
3.3现场可编程逻辑门阵列/37
3.3.1逻辑块/39
3.3.2可编程开关/43
3.3.3典型FPGA内部结构/48
3.4CPLD和FPGA比较/51
思考题/53第4章图形和文本输入/54
4.1Altera Quartus  Ⅱ 9.0工作环境/54
4.1.1基于工程的管理环境/54
4.1.2工程设计工具/55
4.2图形输入法/56
4.2.141选择器/56
4.2.2建立工程/56
4.2.3电路设计/60
4.2.4利用41选择器设计81选择器/66
4.3文本输入法/69
4.4配置文件下载/69
思考题/71第5章VHDL基础/72
5.1对象/72
5.1.1对象命名规则/72
5.1.2对象声明规则/72
5.1.3常量/73
5.1.4信号/74
5.1.5变量/75
5.1.6别名/76
5.2标准数据类型/77
5.2.1bit/77
5.2.2bit_vector/77
5.2.3boolean/78
5.2.4boolean_vector/78
5.2.5integer/78
5.2.6natural/79
5.2.7positive/79
5.2.8integer_vector/79
5.2.9character/79
5.2.10string/80
5.3标准逻辑数据类型/80
5.4数值表达方法/82
5.5数据类型转换/83
5.6自定义数据类型/84
5.6.1自定义整数类型/84
5.6.2枚举类型/85
5.6.3子数据类型/85
5.6.4数组类型/85
5.7预定义属性/86
5.7.1标量数据类型的预定义属性/86
5.7.2数组类型的预定义属性/87
5.7.3信号的预定义属性/88
5.8VHDL中的运算/88
5.8.1赋值运算符/89
5.8.2逻辑运算符/89
5.8.3算术运算符/90
5.8.4关系运算符/90
5.8.5移位运算/91
5.8.6合并运算符/91
5.8.7运算符的优先级/92
思考题/92
第6章VHDL语言的程序结构/93
6.1VHDL设计模型/93
6.1.1数据流模型/93
6.1.2行为模型/93
6.1.3结构化模型/94
6.2VHDL程序结构/94
6.2.1实体/95
6.2.2架构/97
6.2.3库和包/98
6.2.4配置/100
6.3简单的例子/100
思考题/104第7章并行语句/105
7.1简单信号赋值语句/105
7.2条件信号赋值语句/110
7.3选择信号赋值语句/114
7.4产生语句/118
7.5块语句/121
7.6多驱动源赋值问题/123
思考题/124第8章顺序语句/125
8.1锁存器和触发器/125
8.2进程/127
8.3IF语句/128
8.3.1IF…THEN…END IF/128
8.3.2IF…THEN…ELSE…END IF/129
8.3.3IF…THEN…ELSIF…THEN…
END IF/129
8.3.4IF…THEN…ELSIF…THEN…
ELSE…END IF/130
8.3.5嵌套式IF语句/133
8.4CASE语句/138
8.5WAIT语句/141
8.6LOOP语句/143
8.6.1无条件循环/143
8.6.2FOR…LOOP循环/143
8.6.3WHILE…LOOP循环/146
8.6.4LOOP…EXIT循环/146
8.6.5LOOP…NEXT循环/147
8.7寄存器的引入问题/147
8.8信号和变量的再讨论/148
思考题/155第9章元件/156
9.1元件的声明/156
9.2元件例化/157
9.3元件声明和例化方法/157
思考题/172第10章库、包与子函数/173
10.1库/173
10.2包/174
10.3子程序/177
10.3.1函数/178
10.3.2过程/181
10.4过程、函数和进程讨论/185
10.4.1子程序与进程/185
10.4.2函数与过程/186
思考题/186第11章有限状态机/187
11.1FSM的系统图和状态图/187
11.2FSM的编程框架/188
11.3Moore型FSM设计/189
11.3.1系统图设计/189
11.3.2状态机描述/189
11.3.3编程实现/190
11.4Mealy型FSM设计/191
11.5综合设计/193
11.6FSM中的问题/200
思考题/201附录AVHDL中的保留字/202附录B缩略语/203参考文献/204

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前　　言

前言

前言 微电子技术的飞速发展，不仅加快了微处理器的速度，增强了信号处理电路的功能，扩大了系统的存储容量，也推动了可编程逻辑器件(Programmable Logic Device，PLD)在数字电子设计中的广泛应用。借助于常用的集成了各种优化算法的电子设计自动化(Electronic Design Automation，EDA)软件，PLD开发人员可以优化设计电路，在较短的时间内实现用户需求。基于此，PLD原理与电子设计自动化技术成为了电子设计人员进行高效电路设计的基础，在电子类相关专业中开设该课程是必不可少的。PLD分为简单可编程逻辑器件(Simple PLD，SPLD)、复杂可编程逻辑器件(Complex PLD，CPLD)和现场可编程门阵列(Field Programmable Gate Arrays，FPGA)3类。这3类器件出现时间由先到后，容量由低到高。SPLD最早出现在20世纪70年代，由Phillips公司制造出第一个可编程逻辑阵列开始，其应用市场不断扩大，但可编程开关、逻辑平面设计的复杂性限制了其进一步发展。随着电子制作工艺的不断改进，出现了CPLD，它实际上就是将SPLD通过内部连线组合起来，扩大了芯片容量。SPLD和CPLD都是基于与平面和或平面的。随着设计需求规模的不断扩大，工程师设计出了FPGA，它不再是基于逻辑平面的概念，而是使用可配置逻辑块，不仅扩大了芯片容量，也提高了设计的灵活性。由于CPLD和FPGA的结构不同，因此电路的设计优化算法亦不相同。为了统一两者的开发方式，工程师们研究了与硬件无关的VHDL、Verilog HDL语言。使用VHDL和Verilog HDL语言，开发人员借助于EDA软件，对不同类型的器件采用相应的优化综合算法，方便了电路的设计和开发。本书介绍VHDL语言在PLD中的设计方法。本书可分两部分： 第一部分是从第1章到第4章，讲述PLD的基本原理；第二部分是从第5章到第11章，讲述VHDL语言在电路设计中的基本语法及典型应用。第1章到第4章，从基本逻辑门出发，介绍了构成逻辑函数表达式的基于CMOS器件的电路结构及设计方法，它是理解SPLD、CPLD、FPGA等复杂电路的基础。对于SPLD，详细介绍了可编程逻辑阵列(Programmable Logic Array，PLA)和可编程阵列逻辑(Programmable Array Logic，PAL)的原理，并以此为基础，介绍了CPLD。对于FPGA，则重点介绍逻辑块和可编程开关的原理，并结合不同厂家的FPGA结构进行介绍。第5章到第11章，由浅入深、循序渐进地介绍了VHDL语法要素、描述模型、并行语句、顺序语句、元件、包库和有限状态机。在讲解过程中结合常见的基本逻辑电路，强化读者对概念的理解和设计理念的把握。CPLD/FPGA技术发展日新月异，新技术、新工艺、新算法、新软件层出不穷，虽然本书在撰写过程中力求加入最新的资料，但仍有些地方赶不上工艺的发展，因此本书重点讲述原理和基础，使读者在面对新工艺或新技术时能灵活理解其基本原理。在讲述VHDL过程中，本书力求基于语法原理介绍电路设计中各模块间“相互独立、各尽其责”思想，启发读者面对大型设计时能够自上而下地合理划分设计模块，采用模块化、层次化思想实现设计需求。本书在撰写过程中，参阅了大量的国内外网站，以及与本课程相关的教育工作者和技术培训人员的相关幻灯片及技术资料；同教研室的郝金光老师、徐明铭老师、石磊老师提出了很多宝贵的意见；本书底稿讲义在十余年的科研培训、教学中不断得到补充和发展，学员们提出了各种有助于学习和理解的建议；在写作过程中作者得到清华大学出版社白立军编辑的热情帮助。在此一并向他们表示崇高的敬意和深深的感谢。限于作者水平，书中错误之处在所难免，恳请读者批评指正。   作者2016年7月

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媒体评论

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第5章VHDL基础VHDL是VHSIC Hardware Description Language的缩写，其中，VHSIC表示Very High Speed Integrated Circuits，意即非常高速集成电路，它起初来源于美国国防部在20世纪80年代设立的一个基金。其最早版本是VHDL 87，后来升级为VHDL 93、VHDL 2002、VHDL 2008。它是由IEEE第一个标准化的硬件描述语言，见IEEE 1076和IEEE 1164标准。作为一种硬件描述语言，其代码描述了电子电路的行为和结构，并通过编译器实现与代码对应的物理电路。由于VHDL与硬件的制造技术和生产商无关，因此VHDL代码可以移植和重复利用。本章将介绍VHDL语言的基础知识。5.1对象程序由数据和算法构成。数据是算法执行的基础，算法是实现特定功能的具体途径，其结果由数据得以体现。在描述VHDL类型之前，首先要了解什么是VHDL对象。一般来讲，对象是数据的具体化，是在程序设计中数据所依附的目标。所谓的VHDL对象是具有具体数据类型的一个具有名称的项，程序中可以给对象赋值。在VHDL中，运算操作的目标是对象，操作对象需要遵循VHDL所制定的语法规范。5.1.1对象命名规则VHDL中对象(包括其他标识符，如函数、过程、实体和结构名，等等)命名需要遵循如下规则。（1) 所有的名称必须以字符开头(a～z或A～Z)。（2) 只能使用字符、数字和下画线。（3) 不能使用特殊符号和保留字(如＋、－、&、if、with，等等)。（4) 两个下画线不能同时使用(如a__Z)。（5) 同一名字中间不能有空格(如black smith)。（6) VHDL忽略大小写，因此名字和标签在程序中必须是独一无二的。例如，在VHDL中，DATABUS、DataBus、Databus、dataBUS、dAtAbUs都是同一个对象或标签。VHDL中的保留字见附录A。5.1.2对象声明规则在VHDL中，对象的声明格式如下： class object_name : data_type \[:= initial_value\];其中，class表示对象类型，object_name是对象名称，data_type是数据类型，initial_value为初始值。initial_value在对象声明时可选。对象的类型分4类，分别是常量、信号、变量和文件。信号表示电路之间的电器连接；变量用于进程中，通常用于时序逻辑电路在执行计算时数据的暂存；数据类型是对象所代表的能够进行特定运算的具体类别，例如bit、bit_vector、integer，等等。即使是bit_vector也有不同的线宽，线宽不同也意味着不同的数据类型。初值对于信号和变量声明是可选的，但对于常量，在声明时初值要给出。文件对象用于仿真验证过程，不能综合，在本书中不做详细探讨，读者可参考相关书籍了解掌握。5.1.3常量为了增加程序的可读性及可维护性，通常在设计程序时都会在其内部加入一些常量，所谓的常量，就是内容为一固定值，不会随着程序的执行而改变的数据对象。在VHDL语言中，常量的用法与C语言中#define指令相类似。其声明方法如下： constant constant_name : data_type := initial_value;其中： （1) constant为保留字，定义了对象的类型为常数。（2) constant_name为常量对象的名称，在程序中唯一标示。（3) data_type为常量所属的数据类型。（4) “:=”用来设置常量值的符号。（5) initial_value为所要设置常量的初始值。例如： constant M : integer :=8;constant N : integer :=2M;constant bTrue : bit := '1';constant mask : bit_vector(7 downto 0):= "10010011"这里常量对象M的数据类型是integer(整型)，值为8，N也为整数数据类型，值为2M=16；常量对象bTrue是bit数据类型，值为'1'，常量对象mask是一个位向量数据类型，位宽为8，值为"10010011"。注意，在VHDL中，对单个bit的对象赋值时使用单引号加0或1表示，而对于bit_vector，则需要使用双引号，且引号内部的0、1数据个数要等于bit_vector的位宽，即位的个数。常数可以声明在实体、架构、包、包体、块、生成语句、过程、函数和进程中的声明部分。常量所在的位置决定了它的定义域。例如，放在程序包中的常量，可以在程序的实体、架构及过程中使用；声明在实体内的常量则只能在本身的实体中使用；声明在架构中的常量仅在本架构内使用，声明在进程中，则该常量也只能在本进程内只读。在赋初值时，通常用到关键词OTHERS，它表示将所有的索引位置赋值为右边的数。例如： constant vector_a: bit_vector(7 downto 0):=(OTHERS=>'0');constant vector_b: bit_vector(7 downto 0):=(7=>'0', OTHERS=>'1');constant vector_c: std_logic_vector(7 downto 0):=(2|3=>'1', OTHERS=>'0');constant vector_d: bit_vector(15 downto 0):=(7 downto 0=>'1', OTHERS=>'0');其中，vector_a的值为"00000000"，vector_b的值为"01111111"，vector_c的值为"00001100"，vector_d的值为"0000000011111111"。常量值声明之后，该值将贯穿程序的始终，在仿真和执行过程中不会法发生改变。在程序中任何对常量值的更改和赋值都是非法的，也就是说它只能读，不能写。5.1.4信号在VHDL语言中，信号用来表达硬件内部元件的实际连接线，可以用来给电路传递输入信号，引出输出信号，也可作为电路模块中间的连线。实体中所有的端口默认都是信号。信号声明的语法如下： signal signal_name : data_type := initial_value;其中： （1) signal为保留字，定义了对象的类型为信号。（2) signal_name为信号对象的名称，在程序中唯一标示。（3) data_type为信号对象所属的数据类型。（4) “:=”用来设置信号值的符号。（5) initial_value为所要设置信号的初始值。例如： signal enable: bit :='0';signal tmp: bit_vector(7 downto 0);signal byte: std_logic_vector(7 downto 0);signal count: integer range 0 to 255;信号enable的类型是bit，其初值是'0'；信号tmp的类型是bit_vector(7 downto 0)；信号byte的类型是std_logic_vector(7 downto 0)；cout是整数类型，值从0到255。注意，信号和常量的区别在于常量的值无法改变，而信号的值则是可以变化的。在程序体中对信号赋值运算符为“<=”，对象声明时赋初值则统一用“:=”，例如，在程序运行过程中对enable信号赋值方法为enable<='1'。信号声明后，将作为导线连接两个不同的电气端口。虽然信号的值可以变更，但导线对应的电气节点却是固定的，不能在电路设计中更改，也就是说在程序编写时，不能出现多驱动源赋值现象。在并行语句中，编译器会将多驱动源问题视为一个错误，并退出编译。这里以图5.1说明问题。图5.1信号声明在实际电路中的意义在图5.1(a)中，cnt表示一个节点，该节点同时连接Q1、Q2、P1和P2。这样当Q1对cnt赋值时，其他任何一个端口都不能对cnt赋值，cnt不能用来表示独立的两个导线。正确的表示方法是，对Q1P1导线声明为信号cnt1，对Q2P2导线声明为信号cnt2，这样可以分别赋值。另外在VHDL中，信号赋值意味着电气连接，如在图5.1(b)中，若执行语句“cnt1<=cnt2；”，则表示将cnt1和cnt2两个信号线短接，结果如图5.1(a)所示。信号的声明可以在实体、架构、包、块和生成语句的声明部分进行。信号声明不允许出现在顺序代码之中(如进程和子程序)，但它可作为连接不同进程的导线在这些顺序代码中使用。在工程设计中，信号的声明一般在架构内声明，表明了该架构所描述电路的电气节点安排。它不能在过程中声明。对于信号而言，非常重要的一点是当其在进程或子程序内部使用时，它不是立即更新的，它在进程或子程序结束后才发生最终更新，也就是说它只考虑最后一次赋值。5.1.5变量在VHDL语言的程序中，为了运算上的方便，我们经常会声明变量对象来辅助实现设计需求。与一般高级语言一样，变量只是为了方便运算而使用的一个中间媒介，在实际的硬件电路中它是不存在的。也就是说，它并不代表电路的实际连线或存储元件，因此我们不需要去考虑在控制电路上产生的延迟时间，这一点是它与信号对象最大的不同之处。其声明语法如下： variable var_name : data_type := initial_value;其中： （1) variable为保留字，定义了对象的类型为变量。（2) var_name为变量对象的名称，在程序中唯一标示。（3) data_type为所声明变量的数据类型。（4) “:=”用来设置变量值的符号。（5) initial_value为所要设置变量的初始值。例如： variable clk : std_logic :='1';variable address: std_logic_vector(15 downto 0);variable num: integer range 0 to 255 := 0;这里clk是一个std_logic类型的变量，初值为'1'；address是一个std_logic_vector(15 downto 0)类型的变量，总线宽度为16，num是一个integer类型的变量，范围从0到255，初始值为0。和常量、信号相比，变量仅表示局部信息。这是因为它在顺序单元内是可见的，并且只能在顺序单元内变更变量值。变量的更新是立即更新，因此其值可以立即在代码的下一行中得到体现。而且，由于更新是立即的，因此可以对同一个变量进行多次赋值。在程序体中，对变量赋值运算符为“:=”，例如，在程序运行过程中，对变量address的赋值方法为address := x"345"，表示成二进制数为"0011 0100 0101"。5.1.6别名在VHDL程序中，为增强其可维护性和可读性，会在程序中引入别名，其声明语法如下： alias alias_name : data_type is object_name;其中： （1) alias是保留字，表示声明一个别名。（2) alias_name为别名的名称。（3) data_type是别名的数据类型。（4) object_name是对象名称。其意义为alias_name是object_name的全部或部分位的别名，例如，某CPU的指令结构如图5.2所示。图5.2某CPU的指令结构在VHDL程序中，指令可使用信号对象声明，其中有意义的字节可使用别名声明，举例如下： signal instruction : std_logic_vector(15 downto 0);alias destination : std_logic_vector(4 downto 0)is instruction(15 downto 11);alias source : std_logic_vector(4 downto 0)is instruction(10 downto 6);alias mode : std_logic_vector(1 downto 0)is instruction(5 downto 4);alias operation : std_logic_vector(3 downto 0)is instruction(3 downto 0);经过上述语句声明之后，在程序中就可以直接使用destination、source、operation等别名了，对destination的操作，实际上就是操作对象instruction的(15 downto 11)位。可见，别名大大提高了程序的可读性，方便了编程过程。需要说明的是，别名是已有对象的替换名称，它并不定义一个新对象，所有的对象都可以定义别名。5.2标准数据类型标准数据类型又称为预定义数据类型，它来自标准库STD中可综合的数据类型。这些标准数据类型主要包括如下。（1) bit： 位。（2) bit_vector： 位向量(总线)。（3) boolean： 布尔型(True/False)。（4) boolean_vector(2008)： 布尔向量。（5) integer： 整型。（6) natural： 自然数。（7) positive： 正数。（8) integer_vector(2008)： 整型向量。（9) character： 字符型。（10) string： 字符串型。5.2.1bitbit数据类型是数字控制电路中最基本的两种电位，其值只包含0或1两种，是两值的枚举类型。就其位数来讲，它是一个标量类型。它支持逻辑和比较运算。bit数据类型定义如下： type bit is('0', '1');这种数据类型的对象声明方式与3.1节所定义的声明方式一致。例如： signal x, y, z: bit;这里对象x、y、z声明为信号，数据类型为bit。5.2.2bit_vector将bit集合成串，组合成固定位宽的总线形式，其数据类型就成为位向量bit_vector。该数据类型支持逻辑、比较、移位和并运算。其定义如下： type bit_vector is array(natural range < >)of bit;其中，“natural range < >”表示其范围不确定，只要落在natural范围内即可。这里“< >”称为盒子(BOX)。对于逻辑和移位运算，向量需要有相同的长度。这在实际的硬件电路中很常见，例如，我们会将一些特性相同的信号组合在一起，最常见的如CPU的数据总线D0～D31，地址总线A0～A15，复用器的数据输入线I0～I3，复用器的选择线S1～S0，等等。其声明方式为class object_name : bit_vector(high_index downto low_index);或者class object_name : bit_vector(low_index to high_index);举例如下： signal dbus : bit_vector(7 downto 0);signal abus : bit_vector(0 to 7);这里dbus和abus都表示位宽为8的总线，最高位索引为7，最低位索引为0；不同的是两者表示的数据方法不同，例如，对于十六进制数A4，dbus的二进制表示为1010 0100，而abus的二进制则表示为0010 0101，两者编码位正好相反。5.2.3booleanboolean类型是另外一个两值的枚举类型，它支持逻辑和比较运算，定义如下： type boolean is(false, true);如同C/C 语言一样，当我们将某个数据对象声明为布尔数据类型时，其内容就只包含“真”(True)或“假”(False)两种状态，其中True代表1，False代表0。例如： signal ready : boolean;x<="111" when ready else"000";上面语句表示信号ready为true时，x被赋值为"111"，否则赋值为"000"。5.2.4boolean_vector布尔向量在VHDL 2008中引入，它是数据类型boolean的向量形式。定义如下： type boolean_vector is array(natural range < >)of boolean;5.2.5integerinteger表示整型。在VHDL语言中，整型的定义与一般的程序设计语言是一样的，它可以为设计人员提供一般加、减、乘、除的运算。在系统中，整型默认地是用4个字节(byte)来存储的，因此其范围是-(231-1)～ (231-1)，即-2 147 483 647～2 147 483 647，其定义如下： type integer is range -2147483647 to 2147483647;在VHDL程序中，需要指定integer型数据的范围，否则编译器会按照32位加以编译，造成资源的浪费。例如： signal a : integer range 0 TO 15;-- 4位signal b : integer range -15 TO 15; -- 5位signal x : integer range -31 TO 31; -- 6位5.2.6naturalnatural表示自然数，它是非负整数，是range的子类型，定义如下： subtype natural is integer range 0 to INTEGER'HIGH;自然数在VHDL语言中，被规定为范围在0～2 147 483 647之间的整型，也就是0～最大的整型区间。5.2.7positivepositive为正整数，它是integer的子类型，定义如下： subtype positive is integer range 1 to INTEGER'HIGH;正数在VHDL语言中，被规定为范围在1～2 147 483 647之间的整型，也就是1～最大的整型区间。5.2.8integer_vector在VHDL 2008中引入，它是integer的向量形式，支持比较和并操作。5.2.9character一个有256符号的枚举类型，这些符号来自ISO 88591字符集合，前128个字符组成标准的ASCII码。character数据类型被定义在标准程序包的内部，通常代表8b，其声明方式与3.1节所述声明方式相同。例如： signal char1, char2:character;signal char3 : character := 'P';char1<='A';char2<='a';5.2.10stringstring用来存储字符的数据类型，它是上述character数据类型的扩展。其声明方式与其他类型声明方式相同，例如： variable varname : string(1 to 8):= "SN7419";声明一个长度为8的字符串变量，其名称为varname，并将其内容设置为SN74192。在这里需要注意的是，无论是character还是string型对象，赋值时是区分大小写的。例如，在char1和char2两个信号中，'a'和'A'表示两个不同的值，"SN7419"与"Sn7419"亦不相同。在VHDL语言中，不区分大小写的是对象名称和程序中的保留字，而不是值。5.3标准逻辑数据类型实际在大多数的CPLD/FPGA设计中使用的是IEEE工业标准，数据类型用得最多的数据类型是std_logic和std_logic_vector。这两个数据类型定义在IEEE库的std_logic_1164包中，由VHDL 93引入，并在VHDL 2008中做了扩充。在std_logic_1164包中定义的数据类型是std_ulogic，表示不确定性逻辑，定义如下： type std_ulogic is('U','X','0','1','Z','W','L','H','-');上述9个字符的意义如下。①'U'： 未初始化； ②'X'： 未知； ③'0'： 强制为低； ④'1'： 强制为高； ⑤'Z'： 高阻态； ⑥'W'： 弱浮接； ⑦'L'： 弱低； ⑧'H'： 弱高； ⑨'－'： 不关心。如果从实际硬件电路的电位角度观察，如图5.3所示，就可以很轻易地看出这些定义的含义。图5.3不同电位在电路中的电气表示（1) 输出端'1'电位： 当P1导通(ON)且N1截止(OFF)时，输出F的电位为'1'。（2) 输出端'0'电位： 当P1截止且N1导通时，输出F的电位为'0'。（3) 输出端'Z'： 当上下两个元件都截止时，输出F的电位为高阻抗'Z'。（4) 输入端'H'(高电位)： 元件输入端通过100kΩ(一般为10kΩ)电阻接高电位，因其驱动电流较小，因此呈现弱势的高电位'H'。（5) 输入端'L'(低电位)： 元件输入端通过100kΩ(一般为10kΩ)电阻接低电位，因此呈现弱势的低电位'L'。（6) 输入端'W'电位： 接在元件输入端的两个电阻100kΩ都很大(一般为10kΩ)，因此呈现弱势浮接'W'的状态。在上述的9种电位中，除了'0'、'1'、'Z' 3种之外，其余的电位我们都很少使用到。实际上在电路设计中通常用到的是std_logic。在IEEE Std_logic_1164的程序包中，std_logic是被定义成由std_ulogic所派生出来的一种子数据类型，它表示确定性逻辑，其定义如下：type std_logic is resolved std_ulogic;这里，resolved是一个定义在IEEE std_logic_1164 Package中的一个函数，此函数用于去除std_ulogic内部的9种元素中的''，并将其电位以表格方式做适当转换。std_logic与STD库中的bit相比，它引入了高阻态'Z'和不关心'－'这两个值，可以更灵活地创建三态缓冲和对查找表进行更好地优化。数据类型std_logic之所以说是确定性的，是因为当有多个源值驱动同一个节点时，结果由预定义的仲裁函数确定。std_logic的仲裁函数结果如表5.1所示。表5.1IEEE std_logic_1164中信号值仲裁表UX01ZWLH－UUUUUUUUUUXUXXXXXXXX0UX0X0000X1UXX11111XZUX01ZWLHXWUX01WWWWXLUX01LWLWXHUX01HWWHX－UXXXXXXXX例如，若有'0'、'1'、'Z'同时驱动节点N，则节点值最终的确定方式如下。 (1) 在表5.1横表头(横阴影部分)中找到'0'，在竖表头(竖阴影部分)找到'1'，两者相交处仲裁结果为'X'。(2) 再将仲裁结果'X'和'Z'再进行仲裁，最终确定为'X'。需要说明的是，由于IEEE std_logic_1164程序包内所定义的内容皆为大写，因此在使用这些电位时，必须以大写方式来处理，否则会发生错误。例如，考虑如下语句：

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